Popis předmětu - AE0M34NSV

Přehled studia | Přehled oborů | Všechny skupiny předmětů | Všechny předměty | Seznam rolí | Vysvětlivky               Návod
AE0M34NSV VLSI System Design Rozsah výuky:2P+2L
Garanti:Hazdra P. Role:V Jazyk výuky:CS
Vyučující:Hazdra P. Zakončení:Z,ZK
Zodpovědná katedra:13134 Kreditů:4 Semestr:Z

Anotace:

Introduction to basic building blocks, architecture and design methodologies of advanced VLSI systems. Structure and design of digital and analogue integrated circuit subsystems. Integrated system description and synthesis using cell libraries and IP cores. Synchronization, power consumption and parasitics reduction issues. Testing and reliability of integrated systems. In seminars and labs, the hardware description language VHDL will be explained and used for practical design, synthesis and testing of a system on chip.

Cíle studia:

Předmět seznamuje studenta se základy návrhu, syntézy a verifikace systémů velmi vysoké integrace a systémů na čipu.

Obsah:

Introduction to basic building blocks, architecture and design methodologies of advanced VLSI systems. Structure and design of digital and analogue integrated circuit subsystems. Integrated system description and synthesis using cell libraries and IP cores. Synchronization, power consumption and parasitics reduction issues. Testing and reliability of integrated systems. In seminars and labs, the hardware description language VHDL will be explained and used for practical design, synthesis and testing of a system on chip.

Osnovy přednášek:

1. VLSI system design, principles and hierarchy. Design methodology.
2. Levels of system description. Hardware description languages for behavioral and RTL description.
3. Code structure, semantics and syntax.
4. Assignments of hardware function, concurrent and sequential domains and their interpretation.
5. Hierarchy, design of parametric models and libraries. System description in SystemVerilog and SystemC.
6. Hardware platforms, target architectures, programmable and reconfigurable systems.
7. System on chip design, design re-use, Intellectual Property (IP) cores.
8. Behavioral synthesis: RTL model, algorithms and procedures. Logical synthesis: methods and constraints. Synthesis of topology. Control of system synthesis.
9. Models of integrated systems and structures, standards.
10. Testing and reliability. Fault models and methods of localization.
11. Verification flow and strategies.
12. Verification tools: simulators and models.
13. Test design and analysis: stimuli, responses and testbenches (design and architecture).
14. VLSI system project management, risk minimization, documentation, reviewing.

Osnovy cvičení:

1. Design system ISE: introduction into integrated system design - entry, synthesis, implementation.
2. Design system ISE: functional, logical and timing analysis. Digital system model in HDL
3. HDL - description of combinational (buffers, decoders, multiplexers) and sequential (counters) functions.
4. HDL - hierarchical design and verification models (testbenches).
5. HDL - state automata description and design of complex sequential systems.
6. State automata description in the StateCad environment, end of model project.
7. Migration of model design into different architectures, design reuse.
8. IP core libraries, design using IP core generators.
9. Floor planning and timing analysis, design of architecture specific blocks.
10. Description of course works, used IP modules, test.
11. Practical design of integrated system based on FPGA or SoC.
12. Practical design of integrated system based on FPGA or SoC.
13. Practical design of integrated system based on FPGA or SoC.
14. Presentation of course works, correction test, account.

Literatura:

1. P. J. Ashenden, The Designer's Guide to VHDL, Morgan Kaufmann, 2008
2. P. Chu, RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability, Wiley, 2006
3. P.K.Lala, Principles of Modern Digital Design, Wiley, 2006

Požadavky:

https://moodle.kme.fel.cvut.cz/moodle/login/index.php?lang=cs Successful presentation of semestral project and pass in the final test.

Webová stránka:

http://moodle.fel.cvut.cz/

Klíčová slova:

ASIC; FPGA; SoC; VHDL; Verilog;

Předmět je zahrnut do těchto studijních plánů:

Plán Obor Role Dop. semestr
MEKME1 Bezdrátové komunikace V
MEKME5 Komunikační systémy V
MEKME4 Sítě elektronických komunikací V
MEKME3 Elektronika V
MEKME2 Multimediální technika V
MEOI1 Umělá inteligence V
MEOI5NEW Softwarové inženýrství V
MEOI5 Softwarové inženýrství V
MEOI4 Počítačová grafika a interakce V
MEOI3 Počítačové vidění a digitální obraz V
MEOI2 Počítačové inženýrství V
MEEEM1 Technologické systémy V
MEEEM5 Ekonomika a řízení elektrotechniky V
MEEEM4 Ekonomika a řízení energetiky V
MEEEM3 Elektroenergetika V
MEEEM2 Elektrické stroje, přístroje a pohony V
MEKYR4 Letecké a kosmické systémy V
MEKYR1 Robotika V
MEKYR3 Systémy a řízení V
MEKYR2 Senzory a přístrojová technika V


Stránka vytvořena 15.11.2019 17:50:41, semestry: Z,L/2020-1, L/2018-9, Z,L/2019-20, připomínky k informační náplni zasílejte správci studijních plánů Návrh a realizace: I. Halaška (K336), J. Novák (K336)
Za obsah odpovídá: doc. Ing. Ivan Jelínek, CSc.