XD34SIE | Syntéza integrovaných elektronických systémů | Rozsah výuky: | 14+4 | ||
---|---|---|---|---|---|
Přednášející (garant): | Hazdra P. | Typ předmětu: | Z | Zakončení: | Z,ZK |
Zodpovědná katedra: | 334 | Kreditů: | 5 | Semestr: | L |
Anotace:
Seznámí se základními stavebními prvky, architekturou a návrhovymi postupy komplexních integrovanych systému. Struktura základních stavebních bloku císlicovych a analogovych integrovanych obvodu, metodika jejich návrhu. Zpusoby popisu a syntézy integrovaného systému, vyuzití knihoven a IP jader, resení problematiky synchronizace, snízení odberu a eliminace parazitních jevu. Testování a spolehlivost integrovanych systému. Cvicení jsou zamerena na vyklad jazyka VHDL a jeho vyuzití pri praktickém návrhu a testování systému na cipu.
Osnovy přednášek:
1. | Integrované systémy - historický přehled. Návrh VLSI systémů, zásady a hierarchie. | |
2. | Návrhové postupy. Popis funkce systému a jeho úrovně. Jazyky VHDL a Verilog, | |
3. | Architektura systému, syntéza a dekompozice.Makrobloky,IP jádra,knihovny buněk. | |
4. | Návrh základních stavebních prvků číslicových systémů, periferií, budičů a sběrnic. | |
5. | Návrh číslicových subsystémů (paměti, PLA, sčítačky a násobičky). | |
6. | Základní stavební prvky analogových systémů a jejich návrh. | |
7. | Způsoby návrhu: full-custom, ASIC. Vnitřní architektura a knihovny buněk. | |
8. | Programovatelné systémy: technologie, architektura a aplikace. | |
9. | Systémy na čipu (SoC). | |
10. | Prostředky automatizovaného návrhu CAD | |
11. | Zásady rozmisťování funkčních bloků, napájení, datových cest. | |
12. | Generace a rozvod hodinových signálů, synchronizace a snižování spotřeby systému. | |
13. | Testování a spolehlivost. Modely poruch a metody lokalizace. Návrh a analýza testů. | |
14. | Testovatelnost a metody jejího zvyšování. Výrobní dokumentace, výrobní podklady. |
Osnovy cvičení:
1. | Jazyk VHSIC HDL (VHDL) - entita, architektura, datové typy, proměnné a signály. | |
2. | VHDL - bloky kombinačních funkcí (budiče, kodéry a dekodéry, multiplexery.). | |
3. | VHDL - moduly synchronních sekvenční funkcí: popis, modely a návrh. | |
4. | VHDL - komplexní sekvenční systémy, hierarchie, datové a řídící cesty. | |
5. | VHDL - asynchronní systémy: analýza a návrh, metastabilita. | |
6. | VHDL - simulace a generace testovacích vektorů. | |
7. | VHDL - syntéza obvodů do úrovně RTL, volba omezení a partitioning. | |
8. | Návrh integrovaného systému na bázi PLD nebo SoC. | |
9. | Návrh integrovaného systému na bázi PLD nebo SoC. | |
10. | Návrh integrovaného systému na bázi PLD nebo SoC. | |
11. | Návrh integrovaného systému na bázi PLD nebo SoC. | |
12. | Návrh integrovaného systému na bázi PLD nebo SoC. | |
13. | Návrh integrovaného systému na bázi PLD nebo SoC, zápočtový test. | |
14. | Předvedení projektů, zápočet. |
Literatura Č:
1. | Wayne Wolf : "Modern VLSI Design: Systems on Silicon", Prentice-Hall, 1998 | |
2. | Mark Zwolinski : "Digital System Design and VHDL" , Prentice-Hall, 2000 |
Literatura A:
1. | Wayne Wolf : "Modern VLSI Design: Systems on Silicon", Prentice-Hall, 1998 | |
2. | Mark Zwolinski : "Digital System Design and VHDL" , Prentice-Hall, 2000 |
Požadavky:
Dokončení semestrálního projektu, absolvování zápočtového testu.
Předmět je zahrnut do těchto studijních plánů:
|
Stránka vytvořena 25. 2. 2002, semestry: Z/2001-2, Z/2002-3, L/2001-2, L/2002-3, připomínky k informační náplni zasílejte správci studijních plánů | Návrh a realizace: I. Halaška (K336), J. Novák (K336) |